تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI در HSPICE

سایت خانه پروژه یکی از بزرگترین سایتهای فروش فایل و پروژه در کشور است که با قرار دادن هزاران پروژه در حوزه ها و رشته های مختلف به مرجعی برای دانشجویان و شرکت های تجاری برای دریافت پروژه های آماده تبدیل شده است.در زیر پروژه ای آماده با موضوع“تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI در HSPICE”برای شما عزیزان قرار داده شده که توضیحات آن را در ادامه میتوانید مشاهده نمایید.

نرم افزار Hspice : 

نرم افزار Hspice یکی از قدرتمندترین ابزارها برای تحلیل و شبیه سازی مدارهای آنالوگ در فرکانس های پایین و بالا است. این آموزش کاربردی می تواند در بسیاری از دروس الکترونیک مخصوصاً در دوره ارشد و سطوح بالاتر مفید باشد و بسیاری از پروژه های دروس الکترونیک آنالوگ را می توان با آن بررسی و ارزیابی کرد.

توضیحات پروژه :

عنوان : تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI در HSPICE

این پروژه یک پروژه آماده HSPICE می باشد.

چکیده: بر سرعت کوچک شدن فناوری CMOS افزوده شده است، با این وجود جریان­های نشتی هنوز هم به عنوان یک اثر نامطلوب باقی مانده­اند. این مسئله به مشکلی جدی بدل گشته است، چراکه کوچک شدن فناوری CMOS به حوزه­ی فرا ژرف زیرمیکرون (UDSM) گسترش یافته است. این جریان­های نشتی ناخواسته را بایستی برای عملکرد یکنواخت مدار، به حداقل رسانید. طراحی این مدارهای CMOS مقیاس نانو که فاقد نشتی باشندبه کار چالش­برانگیزی بدل شده است. در این پژوهش، ما به مسئله­ی توان نشتی پرداختیم که از تغییر اندازه­ی طول کانال قطعات به مقادیر کمتر از 100 نانومتر ناشی می­شود. ما یک تکنیک مداری برای کاهش جریان­های نشتی MOSFET از طریق کنترل نمودن ولتاژ در ترمینال سورس MOSFET ارائه دادیم. اینورتر CMOS طراحی­شده با استفاده از تکنیک پیشنهادی موجب پیشرفت 98% و 30% به ترتیب در تلفات استاتیک و توان کل در مقایسه با طراحی رایج آن شد. نتایج شبیه­سازی گیت­های NAND و NOR طراحی­شده با استفاده از همین تکنیک، بهبود 15.89 درصدی و 18.83 درصدی در توان کل در مقایسه با طراحی­های متداول مربوطه­ی آنها را نتیجه داد. نوسان­ساز حلقه­ای 11 گامی CMOS با استفاده از تکنیک پیشنهادی، تحلیل شد، و نتایج شبیه­سازی مربوطه گزارش شد. مقایسه­ی مدارهای پیشنهادی به لحاظ تلفات توان و تأخیر با دو تکنیک موجود، ضرب توان-تأخیر خوب (PDP) را نتیجه داد.

کلمات کلیدی: CMOS؛ توان نشتی؛ اینورتر CMOS؛ تلفات توان کم.

جهت دانلود مقاله مورد نظر بر روی لینک زیر کلیک کنید:

34be52cc801694374a0f538a993c11a9

نحوه خرید و دانلود فایلهای پروژه :

جهت دانلود فایل های این پروژه ابتدا آن را از طریق لینک خرید به سبد خرید خود اضافه کنید و بعداز آن به سبد خرید رفته و مراحل پرداخت هزینه را تکمیل نمایید.

به محض واریز هزینه پروژه“تکنیک مداری برای کاهش جریان نشتی در مدارهای CMOS VLSI در HSPICE”لینک دانلود پروژه به شما نمایش داده می شود.

فایل های پروژه بصورت 100% تست شده و تمامی فایلها سالم می باشند.

سفارش پروژه مشابه :

اگر این پروژه نیازهای شما را برطرف نمی کنید میتوانید به صفجه انجام پروژه Hspice مراجعه نموده و از طریق راه های گفته شده توضیحات پروژه خود را برای ما ارسال نمایید.

مشاهده و خرید پروژه های مشابه :

در سایت خانه پروژه می توانید پروژه های مشابه زیادی را مشاهده و درصورتی که با نیازتان همخوانی داشت آن را خریداری و دانلود نمایید.جهت مشاهده این پروژه ها به صفحه پروژه های آماده Hspice مراجعه نمایید.